Entwicklung einer Methode zur Untersuchung der Zusammenhänge zwischen kritischen Designgrößen und Ausfällen bei der Produktion digitaler Logikchips

Inhaltsverzeichnis

1 Einleitung

2 Stand der Technik
2.1 Testen integrierter digitaler Schaltungen
2.2 Statistische Scan-Test-Analyse
2.2.1 Scan-Test
2.2.2 Scan-Diagnose
2.2.3 High-Volume-Scan-Diagnose
2.3 Random-Yield-Modell und Critical-Area-Analyse
2.3.1 Critical-Area-Analyse
2.3.2 Ermittlung von Defektdichten
2.3.3 Random-Yield-Modellierung
2.4 Systematic Yield
2.4.1 Metalldichten
2.4.2 Critical Features
2.4.3 Recommended Design Rules

3 Methode zur Untersuchung der Zusammenhänge zwischen kritischen Designgrößen und Ausfällen
3.1 Problemstellung
3.2 Übersicht der methodischen Vorgehensweise
3.3 Entwicklung eines Tools zur Vereinheitlichung von Daten aus dem Testergebnis und dem Design
3.3.1 Testergebnisse, Samples aus der Critical-Area-Analyse und Metalldichten als Datenbasen
3.3.2 Allgemeine Vorgehensweise
3.3.3 Datenvorfilterung der CAA-Samples
3.3.4 Umrechnung der Daten auf ein einheitliches Rastermaß
3.3.5 Ausblendung von Rastern in Analog- und Speicherbereichen
3.3.6 Möglichkeiten der statistischen und graphischen Auswertung
3.4 Untersuchung von Test- und Designdaten eines aktuellen Produktes
3.4.1 Betrachtung des realen und des modellierten Yields
3.4.2 Untersuchung der Zusammenhänge zwischen Ausfällen des Scan-Tests und Vorhersagen des Random-Yield-Modells
3.4.3 Untersuchung von weiteren Scan-Diagnose-Daten eines ausgewählten „Hot Spots“
3.4.4 Betrachtung des Layouts der ausgewählten „Hot Spots“ und „Cold Spots“
3.4.5 Betrachtung der Metalldichten
3.4.6 Lithographie-Simulation
3.4.7 Gesamtbewertung der Analyseergebnisse
3.4.8 Beispiel aus der physikalischen Fehleranalyse

4 Ausblick

5 Zusammenfassung

6 Literaturverzeichnis

Anhang

A Software-Tool
A.1 Bedienungsanleitung
A.2 Module
A.3 Ausgewählte Flussdiagramme im Detail
A.3.1 Flussdiagramme aus dem CA-Algorithmus
A.3.2 Flussdiagramm aus dem Density-Algorithmus
A.3.3 Flussdiagramme aus der Konvertier-/Exportierfunktion
A.4 Warn- und Fehlermeldungen
A.4.1 Warnmeldungen
A.4.2 Fehlermeldungen
A.5 Benötigte Eingangsdatenformate
A.6 Erzeugtes Datenformat

Abbildungsverzeichnis

Abb. 2.1 Device under Test (DUT)

Abb. 2.2 Scan-Pfad Prinzip mit Flipflops (FFs) als Register [5]

Abb. 2.3 Prinzip der Komprimierung [6]

Abb. 2.4 Selektion von Chips zur Diagnose [7]

Abb. 2.5 Suche des Fehlerortes bei der Scan-Diagnose [8]

Abb. 2.6 Fehlerhaftes Netz in verschiedenen Perspektiven [8]

Abb. 2.7 High-Volume-Scan-Diagnose im Produktionsablauf [7]

Abb. 2.8 Visualisierung von fehlerhaften Chips auf einem Wafer durch Überlagerung von Fehlerinformationen mehrerer Wafer

Abb. 2.9 Visualisierung von Fehlerorten auf einem Chip durch Überlagerung von Defekten mehrerer Chips

Abb. 2.10 Netze mit vielen Ausfällen

Abb. 2.11 Kurzschluss- und unterbrechungsverursachende Defekte im Modell [10]

Abb. 2.12 Unterschiedliche Critical Area (CA) eines Layouts bei verschiedenen Defektgrößen [10]

Abb. 2.13 Beispiel einer Teststruktur zur Ermittlung von Defektgröße und -dichte [10]

Abb. 2.14 CA und DSD (Defect Size Distribution) als Funktion der Defektgröße [10]

Abb. 2.15 Schematische Darstellung von Dishing und Erosion [11]

Abb. 2.16 In der Lithographie-Simulation sichtbare kritische Breite einer Leiterbahn in der M1-Ebene

Abb. 3.1 Erwünschtes Ziel der Ausbeute während der Ramp-up-Phase eines neuen Chips

Abb. 3.2 Visualisierung von Fehlerorten auf einem Chip oder Wafer durch Überlagerung vieler Defekte pro Chip bzw. pro Wafer

Abb. 3.3 Ist die Vorhersage realer Fehler möglich ?

Abb. 3.4 Zusammenhang zwischen kritischen Designgrößen und realen Fehlern

Abb. 3.5 Darstellung der entwickelten Methode als Flussdiagramm

Abb. 3.6 Formate der zu vereinheitlichenden Daten

Abb. 3.7 Grundraster

Abb. 3.8 Darstellung der Metalldichten einer Ebene durch überlappende Quadrate

Abb. 3.9 Metalldichteangaben in der Datenbasis

Abb. 3.10 Konzept zur Vereinheitlichung der Datenbasen mit anschließender Analyse

Abb. 3.11 Umrechnung der Daten der realen Fehler in ANF/Raster.

Abb. 3.12 Umrechnung der CAA-Daten in ANF/Raster.

Abb. 3.13 Umrechnung der Metalldichte-Daten in Metalldichte/Raster.

Abb. 3.14 Verlauf der Critical Area über der Defektgröße

Abb. 3.15 Flächenelemente in einem 100µm-Raster, hier Samples der CAA

Abb. 3.16 Routine „split samples @ x-axis orthogonals“

Abb. 3.17 CAA-Samples in einem 100µm-Raster

Abb. 3.18 Hauptprogramm der Konvertier- und Exportierfunktion

Abb. 3.19 Excel Bubble-Plot

Abb. 3.20 Floorplan des ausgesuchten Mikrocontrollers

Abb. 3.21 Erwarteter Yield

Abb. 3.22 Realer Yield in Q4/2006

Abb. 3.23 Beobachtete ANF vs. vorhergesagte ANF; rot: viele Ausfälle, aber wenige vorhergesagt

Abb. 3.24 Beobachtete ANF vs. vorhergesagte ANF; rot: wenige Ausfälle, aber viele vorhergesagt

Abb. 3.25 Anzahl der aufgetretenen Defekte des Hot Spots pro Los

Abb. 3.26 Stacked-Wafer-Map des Rasterelements 800/7700

Abb. 3.27 Häufigste Unique Defects im Rasterelement 800/7700

Abb. 3.28 Netze mit vielen Ausfällen im Rasterelement 800/7700

Abb. 3.29 Verteilung der Ausbeuteverluste pro Chipebene...

Abb. 3.30 Ebenen eines Chips [19]...

Abb. 3.31 Längen fehlerhafter Netze

Abb. 3.32 Fehlerhaftes Netz in verschiedenen Perspektiven [8]

Abb. 3.33 Ansicht der Ebenen M1 und M2 des Hot Spots im Rasterelement 800/7700

Abb. 3.34 Ansicht der Ebenen M1 und M2 an einem Cold Spot

Abb. 3.35 Metalldichten der Logikbereiche in der M1-Ebene im 100µm-Raster

Abb. 3.36 M1-Dichteänderung am Hot Spot

Abb. 3.37 M1-Dichteänderung am Cold Spot

Abb. 3.38 M2-Dichteänderung am Hot Spot

Abb. 3.39 M2-Dichteänderung am Cold Spot

Abb. 3.40 Abweichungen der Metalldichten pro Rasterelement von der durchschnittlichen Dichte der Ebene

Abb. 3.41 Bereich mit vielen Ausfällen hervorgehoben

Abb. 3.42 Auffällige Korrelation zwischen den Ebenen M1 bis M4

Abb. 3.43 Markierung: extreme Metalldichten in M1

Abb. 3.44 Ausschnitt des Layouts am Hot Spot im Rasterelement 800/7700...

Abb. 3.45 Teilergebnis der Lithographie-Simulation am Hot Spot im Rasterelement 800/7700...

Abb. 3.46 Wafer-Map des Common Fails..

Abb. 3.47 Fehleranalyse eines Hot Spots in Layout- und Rasterelektronenmikroskop (REM)-Ansicht

Abb. A.1 Correlator Hauptfenster

Abb. A.2 Hauptprogramm des CA-Algorithmus

Abb. A.3 Routine „calculate ANF/grid“

Abb. A.4 Routine „split rectangles @ x-axis orthogonals“

Abb. A.5 Routine „adjust avail. data to max. (desired/data) width & length“, auf Daten der Scan-Fails angewendet

Abb. A.6 Routine „mark filtered grids“, ohne Filterung von Rasterelementen mit anteiligem Analog- oder Speicherbereich

Abb. A.7 Datenbasis der realen Fehler

Abb. A.8 Output des EYES-Tools

Abb. A.9 Metalldichteangaben in einer Tabelle

Abb. A.10 Datei mit Informationen über Analog- und Speicherbereiche

Abb. A.11 Exportiertes Datenformat

Formelverzeichnis

Abbildung in dieser Leseprobe nicht enthalten

Abkürzungsverzeichnis

Abbildung in dieser Leseprobe nicht enthalten

1 Einleitung

Design for Manufacturing (DfM) und Design for Test (DfT) sind der Schlüssel zur wirtschaftlichen Halbleiterproduktion der neuen Technologiegenerationen. Damit ein schnelles Ramp-up mit anschließend hoher Ausbeute erreicht werden kann, ist neben einer großen Robustheit gegenüber Fertigungstoleranzen zunehmend die rasche Identifizierung und Beseitigung der Ausfallursachen gefertigter Chips erforderlich.

In der Halbleiterindustrie werden Testergebnisse fehlerhafter Chips in bestimmte Kategorien unterteilt, um Design und Fertigung eine Rückmeldung über die Ausfallursachen zu geben. Fortschreitende Strukturverkleinerungen begünstigen allerdings zunehmend neue Fehlerursachen und haben daher durch längere Lernprozesse eine geringere Ausbeute während der Ramp-up-Phase zufolge. Um dieser Entwicklung standhalten zu können, ist ein engeres Zusammenwirken zwischen Design, Test und Fertigung unter besonderer Beachtung von DfM und DfT notwendig. Das Design muss eine hohe Ausbeute erlauben und der Chip muss effizient zu testen sein [1].

Damit man genauere Informationen über die Fehlerursache eines defekten Chips erhält, müssen die bisherigen Testmöglichkeiten z.B. um adaptives Testen erweitert werden [2]. Fehlerhafte Netze können bereits durch die Scan-Diagnose lokalisiert werden. Durch die Diagnose sehr vieler Chips können statistische Häufungen von Fehlerorten gefunden werden, wodurch relevante Stichproben für eine physikalische Fehleranalyse selektiert werden können. Die Scan-Diagnose ermöglicht also eine detaillierte Analyse mit geringem Testaufwand [1].

Neben der Verbesserung der Testmöglichkeiten ist es von großer Bedeutung, bereits vor der Ramp-up-Phase eines neuen Produkts das Design in seiner erwarteten Ausbeute beurteilen zu können. Random-Yield-Modelle wie die Critical-Area-Analyse stellen bereits gute Prognosen, jedoch gibt es in der Realität oft Abweichungen von dieser Beurteilung.

Zur Untersuchung von möglichen Einflüssen auf die Ausbeute wird in dieser Masterarbeit eine neue Methodik entwickelt, durch welche der Zusammenhang zwischen Testausfällen, Critical-Area-Analyse und systematischen Fehlern besser erklärt werden kann. Es wird ein Software-Werkzeug entwickelt, welches die unterschiedlichen Formate aus Testergebnissen und Designdaten auf eine einheitliche Form bringen kann. Mit dem Werkzeug werden die Daten eines aktuellen Chips analysiert und auf deren Zusammenhang bewertet.

Nach einer kurzen Einführung in die Grundlagen der Scan-Diagnose, der Critical-Area-Analyse und systematischen Fehlern wird im Kapitel 3.1 die Problemstellung näher erläutert. Die darauf folgenden Abschnitte im Kapitel 3 dokumentieren den praktischen Teil dieser Masterarbeit. In Kapitel 3.2 wird die entwickelte Methode vorgestellt. Kapitel 3.3 beschreibt das entwickelte Software-Werkzeug, im Kapitel 3.4 wird die damit durchgeführte Analyse erklärt. Abschließend wird noch ein Ausblick auf weitere mögliche Vorgehensweisen gewährt.

2 Stand der Technik

2.1 Testen integrierter digitaler Schaltungen

Integrierte Schaltungen können u.a. aufgrund von Prozessschwankungen, Lithographie-Proble­men und Verunreinigungen während des Produktionsprozesses nicht immer defektfrei produziert werden. Um ihre einwandfreie physikalische Funktion sicherzustellen, müssen sie getestet werden. Vor dem Testen wird zuerst ein funktionelles, strukturelles oder zufälliges Testpattern generiert. Beim Testen wird dann prinzipiell ein solches Testpattern an die Eingänge des zu testenden Chips (Device under Test, DUT) angelegt. Anschließend wird überprüft, ob die erwartete logische Kombination am Ausgang des Chips als Testantwort ausgegeben wurde. Ist dies nicht der Fall, so hat der Chip mindestens einen Defekt [3].

Abb. 2.1 Device under Test (DUT)

Um einen bestimmten Defekt festzustellen, muss der betreffende Fehlerort angesteuert und die Auswirkung des Fehlers beobachtet werden können. Die Erstellung eines strukturellen Testpatterns zum Test dieses Fehlerortes basiert auf einem Fehlermodell. Das bekannteste Fehlermodell zum Testen digitaler Schaltungen ist das stuck-at-Modell. Dabei wird die Schaltung als Netzliste modelliert. „Stuck-at-Fehler sind Fehler, bei denen Gatter an einem Eingang oder Ausgang auf einem bestimmten Wert feststecken. Je nach dem Wert unterscheidet man stuck-at-1- oder stuck-at-0-Fehler [4].“ Bei der Erstellung eines strukturellen Testpatterns wird im Modell ein Stuck-at-1- oder Stuck-at-0-Fehler eines Gatters angenommen und ein Testpattern so berechnet, dass nach der Durchführung des Tests mit diesem Testpattern eine vom fehlerfreien Fall abweichende Testantwort am Ausgang des Chips beobachtet werden kann. Die Berechnung basiert dabei z.B. auf dem D- oder PODEM-Algorithmus. Das stuck-at-Fehlermodell bildet aber nur einen Teil der Realität ab und hat daher seine Grenzen: Delay-Fehler, Bridging-Fehler u.a. können damit nicht modelliert werden. Deshalb werden zusätzlich noch weitere Fehlermodelle verwendet, um die heutigen komplexen Schaltungen ausreichend testen zu können [3].

Neben der Feststellung von Defekten ist es auch zunehmend wichtig, den Grund des Defekts zu erforschen, denn erst wenn der Grund eines Defekts bekannt ist, kann er auch in der weiteren Fertigung vermieden werden. Zur Analyse des Defekts ist eine genaue Lokalisierung des Fehlerortes nötig. Dazu eignet sich die Scan-Diagnose relativ gut.

2.2 Statistische Scan-Test-Analyse

2.2.1 Scan-Test

Der Scan-Test dient der Identifizierung defekter Chips und ist heutzutage die wichtigste Testhilfe. Für einen Scan-Test werden bereits beim Design des Chips sogenannte Scan-Pfade oder Scan-Ketten implementiert. Diese Scan-Ketten grenzen die kombinatorische Logik durch Register ab. Als Register können z.B. gemultiplexte, taktflankengesteuerte Flipflops (FFs) verwendet werden. Alternativ kann aber auch ein Level-Sensitive-Scan-Design eingesetzt werden [3].

Abbildung in dieser Leseprobe nicht enthalten

Abb. 2.2 Scan-Pfad Prinzip mit Flipflops (FFs) als Register [5]

Um einen Scan-Test durchzuführen, sind zunächst Testpattern zu generieren. Diese sind in aller Regel strukturelle Testpattern, die mit einem ATPG (Automatic Test Pattern Generator) erzeugt werden. Anschließend kann der Test durchgeführt werden: die Testpattern müssen zuerst in die Scan-Ketten geschoben werden. Nach der Ausführung eines Taktzyklus im funktionalen Modus sind die Registerinhalte auszulesen und auf ihre Korrektheit zu überprüfen. Um einen hohen Testabdeckungsgrad zu erreichen, ist der Vorgang mit weiteren Testpattern zu wiederholen. Ein Defekt des Chips kann durch die Abweichung einer Testantwort von der erwarteten Antwort festgestellt werden [3].

In heutigen Chips sind viele Scan-Ketten vorhanden. Um die Größen der Testpattern handhaben zu können, werden sie vom Testautomaten (Automatic Test Equipment, ATE) in komprimierter Form an das DUT übertragen. Im Chip ist eine Logik zur Dekomprimierung untergebracht (siehe Abb. 2.3). Nach dem Testablauf werden die Testantworten im Chip komprimiert und an den Testautomaten zurückgesendet. Dieser überprüft, ob die gewünschte Testantwort erzeugt wurde [6].

Abbildung in dieser Leseprobe nicht enthalten

Abb. 2.3 Prinzip der Komprimierung [6]

2.2.2 Scan-Diagnose

Zur Scan-Diagnose werden nur Chips herangezogen, welche im Scan-Test als defekt erkannt wurden:

Abbildung in dieser Leseprobe nicht enthalten

Abb. 2.4 Selektion von Chips zur Diagnose [7]

In der Scan-Diagnose wird versucht, potentielle Fehlerorte eines Chips zu lokalisieren. Die Diagnose basiert auf einem Fehlermodell, wie z.B. dem stuck-at-Modell. Es werden die gleichen Testpattern wie beim Scan-Test verwendet.

Zuerst wird die zu einem Testpattern zugehörige Testantwort betrachtet. Zur Eingrenzung der Fehlerorte werden von den Flipflops mit fehlerhaftem Wert die Signalpfade in der Netzliste zu den Eingängen zurückgerechnet (siehe Abb. 2.5). Diese Signalpfade können kegelförmig (Cones) dargestellt werden und grenzen fehlerfreie Schaltungsbereiche von möglichen fehlerhaften ab (Circuit Partitioning). Durch Bildung der Schnittmenge der Cones lassen sich die Fehlerorte auf wenige sehr verdächtige Fehlerkandidaten einschränken:

Abbildung in dieser Leseprobe nicht enthalten

Abb. 2.5 Suche des Fehlerortes bei der Scan-Diagnose [8]

Für jeden sehr verdächtigen Fehlerkandidaten wird anschließend in einer Fehlersimulation mit dem bisherigen Testpattern untersucht, welche Testantwort sich bei einem Defekt eines Fehlerkandidaten am Ausgang ergibt. Fehlerkandidaten, welche in dieser Simulation zu einem fehlerhaften Wert an einem als fehlerfrei getesteten Ausgang führen, werden als Fehlerursache ausgeschlossen.

Durch die Verwendung mehrerer Testpattern können Fehlerorte weiter eingeschränkt werden. Ein Fehlerort lässt sich jedoch oft nicht mit hundertprozentiger Genauigkeit bestimmen. Daher wird für die restlichen Fehlerkandidaten ein Wert (Score) für die Wahrscheinlichkeit eines Defekts berechnet [8].

Die Scan-Diagnose kann einen Fehlerort bis auf ein Netz genau bestimmen, welches außerhalb einer Zelle liegt. Sie kann nicht unterscheiden, ob der Fehler an einem Gatterein- oder -ausgang, an einem Netzknoten oder in der Leiterbahn liegt. Innerhalb einer Zelle ist eine Fehlerlokalisierung nicht möglich. Das Ergebnis der Scan-Diagnose endet demnach auf der logischen Ebene des Designs.

In der nachfolgenden Abbildung ist in der logischen Ansicht der Fehlerort eines stuck-at-0-Fehlers gekennzeichnet. Der Fehlerort kann aber auch in weiteren Perspektiven betrachtet werden. Dies kann nützlich sein, um den Fehler näher zu untersuchen. In der elektrischen Ansicht kann das fehlerhafte Netz hervorgehoben werden; die Umgebung ist aber nicht im Detail sichtbar. Die Umgebung kann zwar im Layout angesehen werden, dort ist aber das fehlerhafte Netz selbst nur schwierig zu erkennen. Durchdringt zudem das Netz mehrere Ebenen des Chips, so wird eine Layoutansicht des gesamten Netzes sehr schwierig. Jede Betrachtungsweise hat also ihre Vor- und Nachteile. In der physikalischen Fehleranalyse kann evtl. unter dem Elektronenmikroskop die Fehlerursache festgestellt werden.

Abbildung in dieser Leseprobe nicht enthalten

Abb. 2.6 Fehlerhaftes Netz in verschiedenen Perspektiven [8]

2.2.3 High-Volume-Scan-Diagnose

Die High-Volume-Scan-Diagnose dient der Erfassung von Scan-Diagnose-Daten sehr vieler defekter Chips. Diese Daten können dann analysiert und statistisch ausgewertet werden. Abb. 2.7 stellt den gesamten Ablauf der Statistical-High-Volume-Scan-Diagnose dar:

Abbildung in dieser Leseprobe nicht enthalten

Abb. 2.7 High-Volume-Scan-Diagnose im Produktionsablauf [7]

Im Produktionsablauf werden defekte Logikchips zur Scan-Diagnose herangezogen. Dazu generiert ein ATPG-Tool strukturelle Testpattern. Ein Testautomat (ATE) führt mit den Testpattern Tests durch und die Testantworten werden in einer Datenbank gespeichert. Ein Diagnose-Tool ermittelt dann aus den Testantworten, den erwarteten Antworten und aus dem Fehlermodell die Fehlerorte. Als Fehlerort werden die Koordinaten des Mittelpunktes vom Rechteck, welches das Netz einschließt, festgehalten. Zusammen mit weiteren Daten wie z.B. die Netzlängen der fehlerhaften Netze oder die Position des Chips auf dem Wafer wird die Information des Fehlerortes in einer Datenbank abgespeichert. Diese Daten können später insbesondere für statistische Analysen verwendet werden. Die statistische Analyse soll helfen, häufig auftretende, gleichartige Fehler zu finden, um diese in einer physikalischen Fehleranalyse weiter zu untersuchen und schließlich die Fehlerursachen auszubessern [1], [7].

Im Folgenden werden einige Möglichkeiten der statistischen Analyse vorgestellt. Durch die Auswertung der Positionen defekter Chips auf dem Wafer können Häufungen von Ausfällen in bestimmten Bereichen des Wafers gefunden werden:

Abbildung in dieser Leseprobe nicht enthalten

Abb. 2.8 Visualisierung von fehlerhaften Chips auf einem Wafer durch Überlagerung von Fehlerinformationen mehrerer Wafer

Häufungen von Fehlern auf dem Chip können ebenfalls mit Hilfe der statistischen Scan-Diagnose visualisiert werden:

Abbildung in dieser Leseprobe nicht enthalten

Abb. 2.9 Visualisierung von Fehlerorten auf einem Chip durch Überlagerung von Defekten mehrerer Chips

Eine weitere Möglichkeit bietet die statistische Analyse in der Darstellung beobachteter Ausfälle der kritischsten Netze in einem Histogramm. Folgende Abbildung zeigt die Anzahl der beobachteten Fehler pro Netz, wobei die Werte mehrerer Chips bzw. Lose aufsummiert sind:

Abbildung in dieser Leseprobe nicht enthalten

Abb. 2.10 Netze mit vielen Ausfällen

2.3 Random-Yield-Modell und Critical-Area-Analyse

Die Ausbeute einer Schaltung wird häufig durch das Produkt von zwei Komponenten ausgedrückt, der „systematischen“ (z.B. Designfehler) und der „zufälligen“ Ausbeuteverluste. Das Random-Yield-Modell konzentriert sich auf die „zufällige“ Komponente [9].

Die grundlegende Idee des Random-Yield-Modells ist, dass Defekte zufällig verteilt sind, z.B. wie Partikel, die auf einen Wafer fallen. Je nach deren Gröβe, Form, Leitfähigkeit usw. können sie elektrische Fehler verursachen, welche evtl. zum Ausfall des Schaltkreises führen [9].

Diese Defekte können beispielsweise aus Verunreinigungen der Luft des Reinraums auf den Wafer fallen, sie können aber auch prozessbedingt zustande kommen. Wird z.B. während eines Poliervorgangs zuviel Material von einer Stelle der Oberfläche des Wafers abgelöst, verursacht dies Defekte, und zwar in Form von Unterbrechungen. Fällt dieses abgelöste Material dann an einer anderen Stelle wieder herab, kann es dort Kurzschlüsse verursachen, wenn es leitend ist. Hier interessiert jedoch nicht die Fehlerursache, es geht vielmehr um die Tatsache, dass Defekte etwa zufällig verteilt auftreten.

Die Ausbeute hängt ab von

- der Empfindlichkeit des Layouts gegenüber Defekten; z.B. können innerhalb sehr dichter Strukturen leicht Kurzschlüsse entstehen oder schmale Leiterbahnen leicht unterbrochen werden. Diese Empfindlichkeit wird durch die Critical Area ausgedrückt [9].
- der Dichte und Größe der Defekte; diese Größen hängen von der Verunreinigung des Reinraums und dem Einfluss der Fertigungsprozesse auf den Wafer ab und sind daher spezifisch für die Fabrik. Sie können mittels Defect-Density-Test-Chips ermittelt werden [9].

Zur vereinfachten Darstellung werden Defekte in der Modellierung zweidimensional in Form eines Kreises oder noch einfacher, um den Rechenaufwand zu reduzieren, quadratförmig dargestellt:

Abbildung in dieser Leseprobe nicht enthalten

Abb. 2.11 Kurzschluss- und unterbrechungsverursachende Defekte im Modell [10]

2.3.1 Critical-Area-Analyse

In der Random-Yield-Modellierung ist die Critical Area (CA) die Fläche, in welcher sich das Zentrum eines Defekts befinden muss, um einen Kurzschluss oder eine Unterbrechung zu verursachen. Die Critical Area wird für Extra Material (EM = leitend) und Missing Material (MM = isolierend) gemessen und hängt vom Durchmesser des Defekts ab. Sie kann für jede Ebene eines Chips berechnet werden.

Zur Veranschaulichung soll die Critical Area für Extra-Material-Defekte (EMCA, leitend) an einem Beispiel ermittelt werden:

Abbildung in dieser Leseprobe nicht enthalten

Abb. 2.12 Unterschiedliche Critical Area (CA) eines Layouts bei verschiedenen Defektgrößen [10]

2.3.2 Ermittlung von Defektdichten

Aus der Anzahl der Kurzschlüsse und Unterbrechungen zwischen den Leiterbahnen bestimmter Teststrukturen kann die Dichte von Defekten ermittelt werden:

Abbildung in dieser Leseprobe nicht enthalten

Abbildung in dieser Leseprobe nicht enthalten

Abb. 2.13 Beispiel einer Teststruktur zur Ermittlung von Defektgröße und -dichte [10]

Bei dieser Struktur wurden systematisch Leiterbahnbreite und -abstand variiert. Diese Größen sind genau bekannt und liefern daher bei Auftreten eines Fehlers die Partikelgröße. Defektdichten und -größen können auf diese Weise während des Prozesses in der Fabrik für jede Ebene eines entstehenden Chips ermittelt werden.

2.3.3 Random-Yield-Modellierung

Ziel der Random-Yield-Modellierung ist es, die Ausbeute möglichst genau vorherzusagen. Zur Modellierung werden sowohl die Defektdichten bzw. -größen der Fabrik als auch die Critical Area des Layouts herangezogen. Die Critical Area (CA(x)) und die Defektdichte lassen sich als Funktion der Defektgröβe darstellen:

Abbildung in dieser Leseprobe nicht enthalten

Abb. 2.14 CA und DSD (Defect Size Distribution) als Funktion der Defektgröße [10]

Die Defektgrößenverteilung DSD(x) (Defect Size Distribution) ergibt sich durch Interpolation der aufgetragenen Datenpunkte einiger Defektdichten über der Defektgröβe. Die Fläche unterhalb von DSD(x) wird als DefektdichteAbbildung in dieser Leseprobe nicht enthaltenbezeichnet;Abbildung in dieser Leseprobe nicht enthaltenist die kleinste interessierende Defektgröße.

Die Defektgrößenverteilung kann durch

Abbildung in dieser Leseprobe nicht enthalten (2.1)

mit Abbildung in dieser Leseprobe nicht enthalten (2.2)

und Abbildung in dieser Leseprobe nicht enthalten (2.3)

approximiert werden, wobei hier Abbildung in dieser Leseprobe nicht enthalten eine gute Annäherung an die Kurve darstellt [9].

Die Fläche zwischen CA(x) und DSD(x) stellt die Effective Critical Area (ECA) dar und kann durch folgende Formel berechnet werden:

Abbildung in dieser Leseprobe nicht enthalten (2.4)

Durch Multiplikation der ECA mit Abbildung in dieser Leseprobe nicht enthalten ergibt sich die Fehlerdichte ANF (Average Number of Faults) [9]:

Abbildung in dieser Leseprobe nicht enthalten (2.5)

bzw. Abbildung in dieser Leseprobe nicht enthalten (2.6)

Schließlich erhält man daraus die zu erwartende Ausbeute Abbildung in dieser Leseprobe nicht enthalten:

Abbildung in dieser Leseprobe nicht enthalten (2.7)

2.4 Systematic Yield

Systematische Fehler werden bei extremen Fertigungsbedingungen vermutet. Dazu gehören z.B. starke Schwankungen der Metalldichten und Critical Features. In manchen Fällen können aber auch Verletzungen von Recommended Design Rules zu fehleranfälligen Strukturen führen.

2.4.1 Metalldichten

Starke Schwankungen der Metalldichte können zu Problemen beim Fertigungsprozess führen. Von der Metalldichte hängt z.B. die Auswirkung des Dishing- und Erosion-Effekts ab:

Abbildung in dieser Leseprobe nicht enthalten

Abb. 2.15 Schematische Darstellung von Dishing und Erosion [11]

Wenn nach Erreichen der Stoppschicht (Sollhöhe in Abb. 2.15) der Wafer mittels CMP (chemisch mechanisches Polieren) weiterpoliert wird, entsteht der Dishing-Effekt. Dabei werden weiche Schichten in großen Flächen wegen Durchbiegung des Schleifpads verstärkt abgetragen. Je breiter der Graben, desto größer ist der Abtrag. Der Dishing-Effekt kann z.B. durch die Wahl eines harten Polierpads verringert werden.

Ein Erosion-Effekt entsteht auch durch Überpolieren. Er tritt besonders dort auf, wo sich kleine Isolatorstege neben breiten Metallbahnen befinden. Dabei werden sowohl weiche Schichten als auch die Isolatorstege abgetragen. Der Effekt kann z.B. durch Designänderungen beeinflusst werden [11].

Folgen können z.B. Lithographie-Focus-Probleme in der darüberliegenden Ebene sein.

2.4.2 Critical Features

Critical Features können zwar vom Design Rule Check (DRC) gefunden werden. Die Regeln dazu beruhen allerdings auf Erfahrungswerten und sind nur für Zellen optimiert. Sie brauchen Updates durch Feedback aus der Fertigung.

Eine Lithographie-Simulation kann Hinweise auf Layoutschwachstellen (Critical Features) geben:

Abbildung in dieser Leseprobe nicht enthalten

Abb. 2.16 In der Lithographie-Simulation sichtbare kritische Breite einer Leiterbahn in der M1-Ebene

Der Lithographie-Simulation lässt sich entnehmen, wie Strukturen auf den Wafer abgebildet werden. Leiterbahnen, welche zu schmal für einen Prozessschritt abgebildet werden, können einen Ausfall verursachen. Durch eine Änderung des Layouts kann die kritische Struktur oft beseitigt werden. Dies geschieht häufig in einem sogenannten Layout-Polishing-Prozess (LaPo), der keine erneute Schaltungssimulation erfordert. Bei diesem Prozess werden auch Füllstrukturen im Layout platziert, die für eine gleichmäßige Dichteverteilung in den Ebenen des Chips sorgen.

2.4.3 Recommended Design Rules

Bei der Entwurfsregelprüfung werden alle Strukturen des Layouts auf Einhaltung bestimmter geometrischer Beziehungen überprüft. Bei Recommended Design Rules dürfen jedoch diese Beziehungen verletzt werden, da diese Regeln lediglich Empfehlungen und nicht streng einzuhaltende Bedingungen sind. Diese empfohlenen Regeln sollen helfen, die Qualität des Layouts zu verbessern. Oft ist es aber gar nicht möglich diese Regeln einzuhalten, z.B. wenn es die aktuelle Layoutgeometrie nicht zulässt. In manchen Fällen könnte die Verletzung einer Recommended Design Rule zu einem Ausfall führen. Daher sind viele Analysen notwendig, um die Regeln zu optimieren und vielleicht die Einhaltung der Wichtigsten zu verlangen, wo es möglich ist.

3 Methode zur Untersuchung der Zusammenhänge zwischen kritischen Designgrößen und Ausfällen

3.1 Problemstellung

Während der Ramp-up-Phase eines neuen Chips ist die Ausbeute zunächst gering. Je früher eine hohe Ausbeute erreicht wird, desto wirtschaftlicher ist die Fertigung der Chips. Eines der wichtigsten Ziele jedes Halbleiterherstellers ist daher, so früh wie möglich die Ursachen der defekten Chips zu identifizieren und zu beseitigen.

Abbildung in dieser Leseprobe nicht enthalten

Abb. 3.1 Erwünschtes Ziel der Ausbeute während der Ramp-up-Phase eines neuen Chips

Wird die tatsächliche Ursache eines Fehlers gefunden und beseitigt, anstatt eine provisorische Lösung zur Fehlervermeidung zu verwenden, so resultiert später aus der grundlegenden Beseitigung möglicher Fehlerquellen ein höheres Ausbeuteniveau.

Um die Ursachen von Ausfällen festzustellen, müssen zunächst die Fehlerorte lokalisiert werden. Dies ist mit Hilfe der Scan-Diagnose möglich. Bei hohen Stückzahlen ist es sinnvoll, bevorzugt solche Fehlerorte zu untersuchen, welche bei vielen Chips auftreten. Die Möglichkeit der Diagnose vieler Chips und statistischen Auswertung der Daten bietet die Statistical-Scan-Test-Analyse (SSTA, siehe Kapitel 2.2.3):

Abbildung in dieser Leseprobe nicht enthalten

Abb. 3.2 Visualisierung von Fehlerorten auf einem Chip oder Wafer durch Überlagerung vieler Defekte pro Chip (a) bzw. pro Wafer (b)

Bei Ansicht von Abb. 3.2 stellt sich die Frage, warum sich die Fehlerorte in bestimmten Regionen des Chips bzw. Wafers häufen und dagegen andere Bereiche kaum Fehler aufweisen.

Gründe für die Ausfälle könnten hohe Critical Areas, extreme Layout-Situationen wie z.B. Dichteschwankungen der Metallisierungsebenen, kritische Strukturen, verletzte Design-Regeln o.ä. sein.

Die Critical-Area-Analyse weist zwar auf kritische Stellen im Layout hin, die Realität weicht hier jedoch von der Vorhersage dieses Random-Yield-Modells ab. Es soll untersucht werden, ob diese Abweichungen durch extreme Layoutsituationen erklärt werden können. Ziel ist es, möglichst viele der auftretenden Fehler vorhersagen zu können:

Abbildung in dieser Leseprobe nicht enthalten

Abb. 3.3 Ist die Vorhersage realer Fehler möglich ?

Sobald es möglich ist, einen potentiellen Fehler zu modellieren, kann seine Entstehung durch Beseitigung seiner Ursache schon von vornherein vermieden werden. Dadurch ließen sich bessere Ausbeuten erzielen.

Die zur Untersuchung notwendigen Daten der Scan-Diagnose, Critical-Area-Analyse und Metalldichten sind bereits vorgegeben. Komplikationen bereiten jedoch folgende Probleme:

- Die Daten liegen in unterschiedlichen Formaten vor
- Messwerte enthalten häufig Ausreiβer (z.B. durch einmalige Ereignisse in der Fabrik verursacht); im Einzelfall muss entschieden werden, ob Ausreißer weggelassen oder speziell untersucht werden sollen

Nach einer Vereinheitlichung der Daten soll der Zusammenhang zwischen den Designgrößen und den Ausfällen näher untersucht werden. Je genauer der Zusammenhang verstanden wird, desto besser kann ein Fehler erklärt und damit auch vermieden bzw. vorhergesagt werden.

Abbildung in dieser Leseprobe nicht enthalten

Abb. 3.4 Zusammenhang zwischen kritischen Designgrößen und realen Fehlern

Daher untergliedert sich die Methode in zwei Teilbereiche:

- die Entwicklung eines Tools zur Vereinheitlichung der Daten

- eine Verfahrensweise zur Analyse der Daten mit konkreten Anwendungsbeispielen

3.2 Übersicht der methodischen Vorgehensweise

Folgendes Flussdiagramm zeigt eine Übersicht der entwickelten Methodik:

Abbildung in dieser Leseprobe nicht enthalten

Abb. 3.5 Darstellung der entwickelten Methode als Flussdiagramm

3.3 Entwicklung eines Tools zur Vereinheitlichung von Daten aus dem Testergebnis und dem Design

Um Aussagen über räumliche Korrelationen zwischen den realen Ausfällen, der Vorhersage der Random-Yield-Modellierung und systematischen Fehlern treffen zu können, ist es notwendig, die vorhandenen Daten in ein einheitliches Format zu bringen.

Dazu werden als Erstes die unterschiedlichen Datenformate analysiert. Danach wird ein Konzept mit einer sinnvollen Vorgehensweise zur Vereinheitlichung der Datenformate vorgestellt. Zur Realisierung dieses Konzepts wurde ein Software-Tool in Microsoft Excel Visual Basic Version 6.0 [12] erstellt. Zusätzlich zur Vereinheitlichung der Datenformate gibt das Tool dem Benutzer die Möglichkeit, Logikbereiche von Analog- und Speicherbereichen in den Datensätzen abzugrenzen. Möglichkeiten zur Auswertung der Daten mit Excel werden am Ende dieses Abschnitts beschrieben. Eine Bedienungsanleitung des Tools ist im Anhang hinterlegt.

3.3.1 Testergebnisse, Samples aus der Critical-Area-Analyse und Metalldichten als Datenbasen

Die wesentlichen Aspekte der unterschiedlichen Datenformate werden im Folgenden vereinfacht nebeneinander dargestellt und anschließend genauer beschrieben. Informationen über die Datenstruktur dieser Datenbasen sind dem Anhang zu entnehmen.

Abbildung in dieser Leseprobe nicht enthalten

Abb. 3.6 Formate der zu vereinheitlichenden Daten

3.3.1.1 Datenbasis der realen Fehler

Bei der Scan-Diagnose werden fehlerhafte Netze identifiziert (siehe Kapitel 2.2). Für die statistische Auswertung werden diese Netze einem Punkt innerhalb des Chips zugeordnet. Dieser Punkt liegt in der Mitte eines Rechtecks, welches das Netz umhüllt. Diese Fehlerorte werden in einem Rasterelement von Abbildung in dieser Leseprobe nicht enthalten als Fehlerdichte pro cm² (ANF) kumuliert. Dafür muss die Zahl der Fehler noch mit der Zahl der getesteten Chips und dem Flächenverhältnis Abbildung in dieser Leseprobe nicht enthaltengewichtet werden.

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